广西科技大学学报

2017, v.28(02) 48-54

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与8位微处理器系统连接的计数器IP核的设计
Design of IP core of counter connected with 8-bit microprocessor system

柯宝中;侯丽;潘绍明;蔡启仲;

摘要(Abstract):

针对工业上对计数器的需求以及计数器扩展存在的问题,充分应用FPGA的并行处理功能,提出了一种模块内部串行处理,各模块间并行执行的计数器IP核的设计方法;设计了系统的电路结构,指令格式,并行处理模块电路和串行处理流程程序,研制的计数器IP核为具有多达14个16位或6个32位的计数器,能够自动重新装载计数参数,选择计数输入脉冲滤波参数等功能.经仿真验证了研制的计数器IP核功能的正确性.

关键词(KeyWords): FPGA;并行处理;计数器;IP核

Abstract:

Keywords:

基金项目(Foundation): 广西自然科学基金项目(2014GXNSFAA118392);; 广西教育厅科研项目(YB2014209)资助

作者(Author): 柯宝中;侯丽;潘绍明;蔡启仲;

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DOI: 10.16375/j.cnki.cn45-1395/t.2017.02.008

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